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TSMC inicia el desarrollo en el nodo de proceso de 2 nm, pero ¿qué tecnologías utilizará?

TSMC ha estado funcionando con todos los propulsores durante los últimos años, y la empresa parece segura de que continuará en los próximos años. Con 7nm en producción amplia y 5nm de fabricación de alto volumen en marcha, TSMC está mirando incluso más allá del nodo de 3nm y declara que la investigación temprana de 2nm ya ha comenzado.

No sabemos qué tecnologías específicas implementará TSMC a 2 nm y la compañía apenas ha reconocido el comienzo de su investigación, por lo que es seguro decirlo incluso aún no está seguro, pero podemos ver algunas de las expectativas generales. La Hoja de ruta internacional para dispositivos y sistemas publica actualizaciones periódicas sobre el futuro de la tecnología de silicio, incluido un capítulo de 2018 llamado “Más Moore,”(Esto se refiere al escalado continuo de la Ley de Moore). En él, mapearon los desarrollos tecnológicos esperados para los futuros nodos a grandes rasgos:

IDRS-Scaling-1

Gráfico de la hoja de ruta internacional para dispositivos y sistemas. «Más Moore»

El IDRS espera que los FET y FinFET GAA (Gate-all-around) compartan el mercado a 3 nm, y que los GAAFET reemplacen a los FinFET a 2 nm. El acrónimo «LGAAFETS» se refiere a FETS de puerta lateral completa o GAAFET en un procesador 2D tradicional. Los FET de puerta vertical todo alrededor se usarían en estructuras de transistores 3D aún por desarrollar.

Sorprendentemente, en los proyectos IDRS seguiremos viendo la litografía de 193 nm implementada hasta el 2034. Hubiera esperado que EUV hubiera conquistado el mercado en este punto para todos los nodos de vanguardia, pero no he encontrado una explicación sobre este punto. en el informe todavía.

El IDRS predice el despliegue de los llamados EUV de “alta NA”. NA es un número adimensional que caracteriza el rango de ángulos sobre los cuales un sistema puede aceptar o emitir luz. EUV, por su propia naturaleza, le encanta hacer cualquier cosa ser emitidos, por lo que el desarrollo de sistemas ópticos que admitan una dosificación de EUV eficaz en un rango más amplio de ángulos ha sido una alta prioridad. La alternativa a EUV de NA alta es pasar inmediatamente a EUV de patrones múltiples.

* gemido colectivo de la audiencia *

Todo lo que a la gente no le gusta de los patrones múltiples en 193 nm lo no me gustan los patrones múltiples con EUV. IDRS pronostica que veremos sistemas de alta NA implementados por primera vez a 2 nm.

No se prevé que la tecnología de apilamiento 3D cambie mucho: se implementarán troquel a oblea y oblea a oblea en este nodo, así como en 3 nm. El próximo cambio de nodo importante, en 2028, introducirá un conjunto de nuevas tecnologías.

No está claro qué tipo de escala de rendimiento deben esperar los entusiastas. Según TSMC, el nodo de 5 nm es un gran salto para la densidad (mejora del 80 por ciento), pero solo una pequeña ganancia para el consumo de energía (rendimiento iso 1.2x) y el rendimiento (potencia iso 1.15x). Esas son ganancias muy pequeñas para un cambio de nodo importante, e implican que no deberíamos esperar muchas ganancias de rendimiento estrictamente del nodo. Aún no está claro si esta será la nueva norma o una pausa temporal.

Tenga en cuenta que la estimación de IDRS de 2025 para 2,1 nm se basa en las previsiones que hicieron en 2018. El IDRS no afirma conocer las fechas exactas en las que Intel, TSMC o Samsung introducirán un nodo. Con el lanzamiento de 5 nm en 2020, podríamos esperar 3 nm para 2022 y 2 nm para 2024-2025, por lo que la estimación parece razonable.

Una tendencia que esperamos que continúe en el futuro es la forma en que Intel y AMD están diseñando nuevas capacidades para continuar mejorando el rendimiento ahora que la velocidad del reloj no está sobre la mesa como solía estar. Chiplets, HBM, EMIB, Foveros y tecnologías similares impulsan un mayor rendimiento sin depender de controladores históricos como transistores más pequeños, voltaje de suministro más bajo y relojes más altos. Se está realizando un gran esfuerzo para optimizar la ingeniería de materiales y la colocación de circuitos como un medio para mejorar el rendimiento o reducir el consumo de energía, precisamente porque los nuevos nodos ya no ofrecen estas mejoras sin una gran cantidad de trabajo adicional.